v. g > のときとは逆向きにバンドが曲がる ので，界面付近の正孔がいなくなる． イオン化したアクセプタ（負）が残留.
両者は空乏層で分離されている。したがって、ドレーン電圧を加えても電流は流れず遮断状態である。 （b） 線形領域 V GE > V T. ゲートに正の電圧を加え、その値がしきい値電圧 V T を超えると、第5図のように基板上にn形の反転層が生じチャンネルを形成する。
4. そして半導体の三層構造となっている。こ の部分はmosキャパシタと呼ばれ、絶縁膜 が誘電体層として働く平行平板コンデンサ をみなせる。図2に示されるmos キャパ シタの金属膜に正バイアスを加えると、金 属膜側が正に帯電し、半導体の絶縁膜側が シリコンデバイスにおける、ブレークダウン電圧、臨界電界、空乏層幅は ドリフト領域のドーピング濃度を均一と仮定し2.8と2.9を使って計算することが できる[9]。シリコンの誘電率をと1.05×10‒12 F/cmし、q = 1.60×10‒19 Cとすると 1V分は空乏層 に逆バイアス n-MOS V TH = +2 V +1 V +3 V V DS I DS V GS = +5 V V GS = +3 V. 半導体デバイス工学 第8回目/ OKM 3 0 V +5 V +3 V 0 V ピンチオフ 2 V （c） ピンチオフ電圧V P ゲートとドレ インの電圧差 が2 V ! 空乏層形成＝コンデンサ. この現象を空乏状態と呼ぶ。 （ただしこれだけでは電流は流れにくい） ゲート電圧V g が正（大）の場合・・・小さな電圧を印加するとゲート電極の正の電荷が酸化膜と半導体界面にある正孔をはねのけて奥の方へ追いやり、付近のホールが少なくなって、「 空乏層 」が形成される。 また、空乏層容量は誘電率と空乏層幅Xdで計算できる。 ちなみに図を見ると分かるのだが、ゲート電圧Vgはゲート酸化膜にかかる電圧VoxとSi基板にかかる電圧Vsに分散されていて、Vg=Vox+Vsってな関係 … c. d = ε. s. ε. 片側空乏層幅Wと印加電圧V aの関係 ブレークダウン電圧（耐圧）：線型傾斜型接合＞階段型接合 臨界時の空乏層幅W C,L（=2W）（Si） 空乏層 (cm) (V) (cm) 4,, G BV W PPL CL 9 25, 9.110 BV u G PPL 耐圧BV PP,L （Si） c d . 空乏状態. 接合の形成 b. pn接合中のキャリア密度分布 c. 拡散電位 d. 空乏層幅 e. 電流-電圧特性 本日の内容 11/2/'11 2 i、n 型反転層の電荷Q n を構成する（Fig 12-3c）。ここでx i は反転層の幅を示す。標準的なx i は1~10 nm で常に表面空乏層幅よりとても狭い。 いったん強反転が起こると、表面空乏層の幅は最大値に達する。この理由はエネルギバンドが曲がり
空乏層幅 ここまでで、接合部に生じる空乏層幅が \(W_n, W_p\) であると仮定して、接合部の電位分布を求めることができた。しかし先にも述べたように、空乏層幅 \(W_n, W_p\) は、空乏層両端の電位差が拡散電位 \(V_D\) と等しくなるように決まる。 フェルミレベルの位置の計算 ポアソン方程式 電流密度の式 連続の式（再結合） 2. pn接合 a. で形成することで空乏層を伸ばし，電圧を保持する。そのた め，高耐圧な素子ほどドリフト層濃度が低くなって，ドリフト 抵抗が増加し，オン抵抗は高くなる。これがオン抵抗－耐圧ト レードオフ（二律背反）と呼ばれ，理論上のドリフト層の濃度 d. は減少. soiトランジスタの説明で、寄生容量を減らせるという点が今一つわかりません。バルクトランジスタの場合、例えばnmosであれば、nのソース及びドレインとpの基盤の境目が逆バイアスのpn接合となり、空乏層ができてそれが寄生容量として作 空乏容量. 側の空乏層幅 は， となる．同様にして，式 において を消去すると， 側の空乏層幅 は， 電界 と電位 との間に式 の関係が成り立つのだから， 電位差 Æ が成り立つはずである．このことから， と 軸とで挟まれてできる図形の面積は電位差に等しい． 0 /y.
空乏層y dが広がる.
両者は空乏層で分離されている。したがって、ドレーン電圧を加えても電流は流れず遮断状態である。 （b） 線形領域 V GE > V T. ゲートに正の電圧を加え、その値がしきい値電圧 V T を超えると、第5図のように基板上にn形の反転層が生じチャンネルを形成する。
4. そして半導体の三層構造となっている。こ の部分はmosキャパシタと呼ばれ、絶縁膜 が誘電体層として働く平行平板コンデンサ をみなせる。図2に示されるmos キャパ シタの金属膜に正バイアスを加えると、金 属膜側が正に帯電し、半導体の絶縁膜側が シリコンデバイスにおける、ブレークダウン電圧、臨界電界、空乏層幅は ドリフト領域のドーピング濃度を均一と仮定し2.8と2.9を使って計算することが できる[9]。シリコンの誘電率をと1.05×10‒12 F/cmし、q = 1.60×10‒19 Cとすると 1V分は空乏層 に逆バイアス n-MOS V TH = +2 V +1 V +3 V V DS I DS V GS = +5 V V GS = +3 V. 半導体デバイス工学 第8回目/ OKM 3 0 V +5 V +3 V 0 V ピンチオフ 2 V （c） ピンチオフ電圧V P ゲートとドレ インの電圧差 が2 V ! 空乏層形成＝コンデンサ. この現象を空乏状態と呼ぶ。 （ただしこれだけでは電流は流れにくい） ゲート電圧V g が正（大）の場合・・・小さな電圧を印加するとゲート電極の正の電荷が酸化膜と半導体界面にある正孔をはねのけて奥の方へ追いやり、付近のホールが少なくなって、「 空乏層 」が形成される。 また、空乏層容量は誘電率と空乏層幅Xdで計算できる。 ちなみに図を見ると分かるのだが、ゲート電圧Vgはゲート酸化膜にかかる電圧VoxとSi基板にかかる電圧Vsに分散されていて、Vg=Vox+Vsってな関係 … c. d = ε. s. ε. 片側空乏層幅Wと印加電圧V aの関係 ブレークダウン電圧（耐圧）：線型傾斜型接合＞階段型接合 臨界時の空乏層幅W C,L（=2W）（Si） 空乏層 (cm) (V) (cm) 4,, G BV W PPL CL 9 25, 9.110 BV u G PPL 耐圧BV PP,L （Si） c d . 空乏状態. 接合の形成 b. pn接合中のキャリア密度分布 c. 拡散電位 d. 空乏層幅 e. 電流-電圧特性 本日の内容 11/2/'11 2 i、n 型反転層の電荷Q n を構成する（Fig 12-3c）。ここでx i は反転層の幅を示す。標準的なx i は1~10 nm で常に表面空乏層幅よりとても狭い。 いったん強反転が起こると、表面空乏層の幅は最大値に達する。この理由はエネルギバンドが曲がり
空乏層幅 ここまでで、接合部に生じる空乏層幅が \(W_n, W_p\) であると仮定して、接合部の電位分布を求めることができた。しかし先にも述べたように、空乏層幅 \(W_n, W_p\) は、空乏層両端の電位差が拡散電位 \(V_D\) と等しくなるように決まる。 フェルミレベルの位置の計算 ポアソン方程式 電流密度の式 連続の式（再結合） 2. pn接合 a. で形成することで空乏層を伸ばし，電圧を保持する。そのた め，高耐圧な素子ほどドリフト層濃度が低くなって，ドリフト 抵抗が増加し，オン抵抗は高くなる。これがオン抵抗－耐圧ト レードオフ（二律背反）と呼ばれ，理論上のドリフト層の濃度 d. は減少. soiトランジスタの説明で、寄生容量を減らせるという点が今一つわかりません。バルクトランジスタの場合、例えばnmosであれば、nのソース及びドレインとpの基盤の境目が逆バイアスのpn接合となり、空乏層ができてそれが寄生容量として作 空乏容量. 側の空乏層幅 は， となる．同様にして，式 において を消去すると， 側の空乏層幅 は， 電界 と電位 との間に式 の関係が成り立つのだから， 電位差 Æ が成り立つはずである．このことから， と 軸とで挟まれてできる図形の面積は電位差に等しい． 0 /y.
空乏層y dが広がる.